世界不是念下平的，半导体行业亦是片设如此。

2023 年，计新生成式AI如同当红炸子鸡，思路吸引着全球的念下目光。

当前，片设围绕这一领域的计新竞争愈发白热化，全球陷入百模大战，思路并朝着千模大战奋进。念下

大模型应用需要处理大规模的片设数据，以OpenAI的计新ChatGPT从第一代大约50亿个参数，发展到GPT4.0大约将超过 1T 的思路参数，对算力的念下高需求不必多说。

在这场潮流中，片设AI芯片成为支撑引擎，计新为大模型应用提供强有力的支持。

在人工智能领域，大模型应用的兴起，让芯片的发展来到了一个新高度。蓬勃发展的大模型应用所带来的特殊性需求，正推动芯片设计行业迈向新纪元。众多顶级的半导体厂商纷纷为大模型应用而专门构建AI芯片，其高算力、高带宽、动辄千亿的晶体管数量成为大芯片的标配。

逐渐的，先进封装技术如 CoWoS 成为 GPU的主流选择，先进封装技术与 HBM（HBM 作为一种高性能内存解决方案被各大芯片厂商广泛的应用）是一对无法忽视的组合，通过多芯片堆叠提高了芯片之间的通信速度和能效，为大模型应用提供强有力的支持。

当然，芯片设计行业的挑战并不仅限于大模型应用的迅速发展：

智能手机、物联网设备、自动驾驶汽车等应用市场的发展，各个领域对芯片的要求越来越高，因此，半导体设计和制造商必须利用更精密和复杂的设计方法来满足这些新的需求。

正如在消费电子领域，许多移动和手持设备对低功耗的要求十分迫切。为了实现低功耗设计目标，芯片设计商不得不采用先进的低功耗技术，包括电源关断技术（PSO）、多供电电压（MSV）以及动态电压频率缩放（DVFS）等技术。

随着晶体管数量的急剧攀升与设计师面临的验证场景越加丰富；特别是Chiplet技术的火热也让芯片设计复杂度，迈向新高峰。

Chiplet技术被认为是后摩尔时代继续提高算力密度的重要技术之一，也获得了大模型AI芯片的青睐。

图片来自：Google

Chiplet技术将芯片分割成更小的模块，使得芯片可以采用异构设计，即不同的模块可以由不同制造商提供，这为芯片设计带来更大的灵活性和创新空间（更有甚者认为：Chiplet 技术正在改变半导体行业，其应用前景潜力无限）。

根据研究机构 Omdia 报告，2024 年采用Chiplet 的处理器芯片的全球市场规模将达 58 亿美元，到 2035 年将达到 570 亿美元。

但也由于Chiplet的发展刚起步不久，其还面临着非常多的挑战，就以其堆叠的设计问题而言：电路设计和协议标准可谓之相辅相成。

2.5D封装SerDes方法，图片来自：NASA

Chiplet之间的通信虽然可以依靠传统的高速Serdes电路来解决，甚至能完整复用PCIe这类成熟协议；但这些协议主要用于解决芯片间甚至板卡间的通信，在Chiplet之间通信用会造成面积和功耗的浪费。

其次，通信协议是决定Chiplet能否“复用”的前提条件。如：Intel公司推出了AIB协议、TSMC和Arm合作推出LIPINCON协议，但在目前Chiplet仍是头部半导体公司才会采用的技术，这些厂商缺乏与别的Chiplet互联互通的动力。（如：UCIe联盟的诞生，或许可以实现了通信协议的统一，IP公司就有可能实现从“卖IP”到“卖Chiplet”的转型）。

需要特别注意的是：Chiplet理念下的芯片设计新思路也是设计方法学在芯片设计上体现的一种。

要让基于Chiplet的设计方法从“可用”变为“好用”，或许仍需一个相对成熟且完整的设计流程，以及研制配套的设计辅助工具。

结合以上种种，我们不难发现：无论是哪种技术，变革都来自于客户的需求。

就如对多芯片堆叠技术的需求与日俱增，催生出Chiplet理念下的芯片设计新思路，打开了新的性能和能效维度。

而要满足这些需求，并没有一招鲜吃遍天的方法，需要我们走出平面思维的局限，在全新的维度中探索。

审核编辑：刘清